19. Mai 2017

2010 bis heute

Infineon ATV MC Neubiberg (München)

1. März 2010 
01.03.2010 — 28.02.2012

- Auf­ga­be: Unter­stüt­zung bei der Ent­wick­lung von Test­ca­ses zur Veri­fi­ka­ti­on und Chark­te­r­i­sie­rung der Mikro­con­trol­ler TC17xx und TC27xx. Durch­füh­rung von Simu­la­tio­nen (RTL- und Gate-level).

- Sys­tem : Win­dows 7, Unix
- Spra­che: VHDL, Ver­i­log, C, SystemC

Infineon ATV MC Neubiberg (München)

5. März 2012 
01.03.2012 — 30.09.2012

- Auf­ga­be: Unter­stüt­zung im Bereich Digi­tal Design. Gene­rie­rung einer VHDL Netz­lis­te aus Cadence Alle­gro Design-Ent­ry HDL und Anpas­sun­gen für eine Board-Simu­la­­ti­on. Erstel­lung von Simu­la­ti­ons­mo­del­len für die Board-Kom­­po­­nen­­ten, Ein­bin­dung in bestehen­de Sys­­temC-Tes­t­­be­nch und Simu­la­ti­on vor­han­de­ner Testcases.

- Sys­tem : Win­dows 7 + Unix
- Spra­che: VHDL, Ver­i­log, C, SystemC

MAZeT GmbH (Jena)

1. Janu­ar 2013 
02.01.2013 — 31.08.2013

- Auf­ga­be: Ent­wick­lung eines FPGAs als Teil eines Laser Ima­ging Sen­sors. Rea­li­sie­rung in einem Micro­se­mi FPGA vom Typ ProASIC3 und RTAX. Veri­fi­ka­ti­on durch Simu­la­ti­on mit selbst ent­wi­ckel­ter Test­be­nch und durch Har­d­­wa­re-Tests. Fina­le Erpro­bung im Orbit an Bord des
ATV5 “Geor­ges Lemaître”.

- Sys­tem : Win­dows 7
- Spra­che: VHDL

MAZeT GmbH (Jena)

2. Sep­tem­ber 2013 
02.09.2013 — 31.12.2015

- Auf­ga­be: Ent­wick­lung eines FPGAs zur Spei­che­rung, Dekom­pri­mie­rung und Aus­ga­be von Belich­tungs­da­ten für eine Lei­­ter­­pla­t­­ten-Laser-Direk­t­­be­­lich­­tungs­­an­la­­ge. Die kom­pri­mier­ten Belich­tungs­da­ten wer­den über eine 1 Gbit/s Ether­­net-Schnit­t­s­tel­­le gela­den und in zwei 8 GByte gro­ßen DDR3-800 SODIMM Spei­cher­mo­du­len ver­wal­tet. Die dekom­pri­mier­ten Daten wer­den über drei XAUI-Schnit­t­s­tel­­len mit 30 Gbit/s der nach­fol­gen­den Belich­tungs­bau­grup­pe zuge­führt. Der FPGA ist vom Typ Xilinx Artix XC7A200T. Veri­fi­ka­ti­on durch Simu­la­ti­on mit selbst ent­wi­ckel­ter Test­be­nch und Erpro­bung am Prototyp.

- Sys­tem : Win­dows 7
- Spra­che: VHDL

MAZeT GmbH (Jena)

1. Janu­ar 2016 
02.01.2016 — 31.03.2016

- Auf­ga­be: Ent­wick­lung einer Zusatz­funk­ti­on zum byte­ge­nau­en Schrei­ben von Daten über 1Gb-Ether­­net in den 16 GB gro­ßen DDR3-SDRAM vom vor­her­ge­hen­den Pro­jekt bei der MAZeT GmbH.
Veri­fi­ka­ti­on durch Simu­la­ti­on und Hardware-Test.

- Sys­tem : Win­dows 7
- Spra­che: VHDL

Chip Design Dresden 

1. April 2016 
01.04.2016 — 31.05.2016

- Auf­ga­be: Ent­wick­lung und Inte­gra­ti­on eines Kom­mu­ni­ka­ti­ons­mo­duls mit ver­schie­de­nen Blö­cken, Imple­men­tie­rung eines Regis­ter­sat­zes, Erstel­lung und Inte­gra­ti­on des Moduls “Scan Pro­fi­le Table” und FDIR in VHDL für einen FPGA von Micro­se­mi (RTAX bzw. ProASIC3) für den Ein­satz in einem Wettersatelliten.

- Sys­tem : Win­dows 7
- Spra­che: VHDL

Jena-Optronik GmbH 

2. Mai 2016 
23.05.2016 — 30.11.2016

- Auf­ga­be: Ent­wick­lung des Nach­fol­ge­pro­jekts zum Laser Ima­ging Sen­sor FPGA. Rea­li­sie­rung in einem Micro­se­mi FPGA vom Typ ProASIC3 und RTAX. Veri­fi­ka­ti­on durch Simu­la­ti­on mit selbst ent­wi­ckel­ter Test­be­nch und durch Hardware-Tests.

- Sys­tem : Win­dows 7
- Spra­che: VHDL

Jena-Optronik GmbH 

28. Novem­ber 2016 
28.11.2016 — 31.01.2017

- Auf­ga­be: Anpas­sung Seri­al TM/TC Inter­face und Imple­men­tie­rung eines Inter­­po­la­­ti­ons- und Extra­po­la­ti­ons­fil­ters in VHDL für einen FPGA von Micro­se­mi (RTAX bzw. ProASIC3) für den Ein­satz in einem Wettersatelliten.

- Sys­tem : Win­dows 7
- Spra­che: VHDL

Laser Imaging Systems GmbH (Jena)

15. Febru­ar 2017 
15.02.2017 — 30.11.2017

- Auf­ga­be: Erwei­te­rung eines bestehen­den FPGA-Designs um einen 3x3 Pixel zu 4 Bit Con­ver­ters für 24 Deco­­der-Kanä­­le und Aus­tausch der drei XAUI-Cores durch RXAUI-Cores zur Ver­dopp­lung der Über­tra­gungs­ra­te von 3,125 auf 6,25 GBit/s auf den Über­ta­gungs­lei­tun­gen. Der FPGA ist vom Typ Xilinx Artix XC7A200T. Veri­fi­ka­ti­on durch Simu­la­ti­on mit selbst ent­wi­ckel­ter Test­be­nch und Erpro­bung am Prototyp.

- Sys­tem : Win­dows 7
- Spra­che: VHDL

Jena-Optronik GmbH 

4. Dezem­ber 2017 
01.12.2017 — 28.02.2018

- Auf­ga­be: Ers­te Funk­ti­ons­er­wei­te­rung des Nach­fol­ge­pro­jekts zum Laser Ima­ging Sen­sor FPGA. Rea­li­sie­rung in einem Micro­se­mi FPGA vom Typ ProASIC3 und RTAX. Veri­fi­ka­ti­on durch Simu­la­ti­on mit selbst ent­wi­ckel­ter Test­be­nch und durch Hardware-Tests.

- Sys­tem : Win­dows 7
- Spra­che: VHDL

 

Laser Imaging Systems GmbH (Jena)

1. März 2018 
01.03.2018 — 30.05.2018

- Auf­ga­be: Ein­ar­bei­tung in QSFP-Adap­­ter Expo­sure Unit 5. VHDL-Ent­­wick­­lung und Veri­fi­ka­ti­on auf Blo­ckebe­ne für ver­schie­de­ne Blö­cke im Vir­­tex6-FPGA auf der Expo­­su­re-Unit5 Bau­grup­pe. Block: AOA_Channel_module mit AOA_pattern_generator.

- Sys­tem : Win­dows 7
- Spra­che: VHDL

Laser Imaging Systems GmbH (Jena)

25. Juni 2018 
25.06.2018 — 17.08.2018

- Auf­ga­be: Har­d­­wa­re-Inbe­­trie­b­­nah­­me der PixelRAM5 Bau­grup­pe mit Matrix­­pi­­xel-Fun­k­­ti­on. Tes­t­­ca­­se-Erstel­­lung, Simu­la­ti­on und Imple­men­tie­rung der Ände­run­gen und Veri­fi­ka­ti­on am Test­platz. FPGA: Xilinx Artix‑7 XC7A200T‑1.

- Sys­tem : Win­dows 7
- Spra­che: VHDL

Jena-Optronik GmbH 

20. August 2018 
20.08.2018 — 28.02.2019

- Auf­ga­be: Zwei­te Funk­ti­ons­er­wei­te­rung des Nach­fol­ge­pro­jekts zum Laser Ima­ging Sen­sor FPGA. Rea­li­sie­rung in einem Micro­se­mi FPGA vom Typ ProASIC3 und RTAX. Veri­fi­ka­ti­on durch Simu­la­ti­on mit selbst ent­wi­ckel­ter Test­be­nch und durch Hardware-Tests.

- Sys­tem : Win­dows 7
- Spra­che: VHDL

Laser Imaging Systems GmbH (Jena)

9. Okto­ber 2018 
09.06.2018 — 09.11.2018

- Auf­ga­be: VHDL-Ent­­wick­­lung des Blocks RL_Pattern_Decoder mit Pro­zes­sorin­ter­face, Bus­ad­ap­ter, Line­buf­fer, RL-Deco­­der und Seria­li­zer mit Matrix-Pixel-Aus­­­gang für Xilinx-FPGAs der Typen Virtex‑6 240T‑2 und Kintex‑7 160T‑1. Ent­wick­lung einer Block-Tes­t­­be­nch und Test­ca­ses zur funk­tio­nel­len Veri­fi­ka­ti­on in VHDL.

- Sys­tem : Win­dows 7
- Spra­che: VHDL

Hybrid Lidar System AG

4. Febru­ar 2019 

02/2019 – 04/2020:
- Auf­ga­be: Vor­un­ter­su­chung zur Ent­wick­lung eines Time to Digi­tal Con­ver­ters (TDC) als Imple­men­tie­rung in einem FPGA für eine Lidar-Appli­­­ka­­ti­on mit 100 Kanä­len. Aus­wahl eines geeig­ne­ten FPGAs bzw.
FPGA-Moduls und die Errei­chung einer zeit­li­chen Auf­lö­sung von 200 ps für ins­ge­samt 100 Mess­ka­nä­le für eine Lidar-Appli­­­ka­­ti­on mit dem Sen­sor PAN-400100A-AI_QFN von ON Semi­con­duc­tor in einer FPGA Implementierung.

- Sys­tem: Win­does 10
- Spra­che: VHDL

Jena-Optronik GmbH 

8. Juli 2019 

07/2019 – 01/2020

- Auf­ga­be: Drit­te Funk­ti­ons­er­wei­te­rung des Nach­fol­ge­pro­jekts zum Laser Ima­ging Sen­sor FPGA. Rea­li­sie­rung in einem Micro­se­mi FPGA vom Typ ProASIC3 und RTAX. Veri­fi­ka­ti­on durch Simu­la­ti­on mit selbst ent­wi­ckel­ter Test­be­nch und durch Hardware-Tests.

- Sys­tem: Win­dows 7
- Spra­che: VHDL

Jena-Optronik GmbH 

4. Dezem­ber 2019 

04.12.2019 — 31.01.2020

- Auf­ga­be: Wei­te­re Funk­ti­ons­er­wei­te­rung des Nach­fol­ge­pro­jekts zum Laser Ima­ging Sen­sor FPGA. Rea­li­sie­rung in einem Micro­se­mi FPGA vom Typ ProASIC3 und RTAX. Veri­fi­ka­ti­on durch Simu­la­ti­on mit selbst ent­wi­ckel­ter Test­be­nch und durch Hardware-Tests.

- Sys­tem: Win­dows 10
- Spra­che: VHDL

Jena-Optronik GmbH 

16. April 2020 

16.04.2020 — 29.05–2020

- Auf­ga­be: Wei­te­re Funk­ti­ons­er­wei­te­rung des Nach­fol­ge­pro­jekts zum Laser Ima­ging Sen­sor FPGA. Rea­li­sie­rung in einem Micro­se­mi FPGA vom Typ ProASIC3 und RTAX. Veri­fi­ka­ti­on durch Simu­la­ti­on mit selbst ent­wi­ckel­ter Test­be­nch und durch Hardware-Tests.

- Sys­tem: Win­dows 10
- Spra­che: VHDL

Jena-Optronik GmbH 

12. Mai 2020 

12.05.2020 — 30.09.2020

- Auf­ga­be: Wei­te­re Funk­ti­ons­er­wei­te­rung des Nach­fol­ge­pro­jekts zum Laser Ima­ging Sen­sor FPGA. Rea­li­sie­rung in einem Micro­se­mi FPGA vom Typ ProASIC3 und RTAX. Veri­fi­ka­ti­on durch Simu­la­ti­on mit selbst ent­wi­ckel­ter Test­be­nch und durch Hardware-Tests.

- Sys­tem: Win­dows 10
- Spra­che: VHDL

Jena-Optronik GmbH 

25. Sep­tem­ber 2020 

25.09.2020 — 31.01.2021

- Auf­ga­be: Wei­te­re Funk­ti­ons­er­wei­te­rung des Nach­fol­ge­pro­jekts zum Laser Ima­ging Sen­sor FPGA. Rea­li­sie­rung in einem Micro­se­mi FPGA vom Typ ProASIC3 und RTAX. Veri­fi­ka­ti­on durch Simu­la­ti­on mit selbst ent­wi­ckel­ter Test­be­nch und durch Hardware-Tests.

- Sys­tem: Win­dows 10
- Spra­che: VHDL

Jena-Optronik GmbH 

1. März 2021 

01.03.2021 — 31.12.2021

- Auf­ga­be: Wei­te­re Funk­ti­ons­er­wei­te­rung des Nach­fol­ge­pro­jekts zum Laser Ima­ging Sen­sor FPGA. Rea­li­sie­rung in einem Micro­se­mi FPGA vom Typ ProASIC3 und RTAX. Veri­fi­ka­ti­on durch Simu­la­ti­on mit selbst ent­wi­ckel­ter Test­be­nch und durch Hardware-Tests.

- Sys­tem: Win­dows 10
- Spra­che: VHDL

Jena-Optronik GmbH 

1. Janu­ar 2022 

01.01.2022 — 31.05.2022

- Auf­ga­be: Wei­te­re Funk­ti­ons­er­wei­te­rung des Nach­fol­ge­pro­jekts zum Laser Ima­ging Sen­sor FPGA. Rea­li­sie­rung in einem Micro­se­mi FPGA vom Typ ProASIC3 und RTAX.(Imple­men­tie­rung eines neu­en Space­Wire Pakets mit ID 0x05.) Veri­fi­ka­ti­on durch Simu­la­ti­on mit selbst ent­wi­ckel­ter Test­be­nch und durch Hardware-Tests.

- Sys­tem: Win­dows 10
- Spra­che: VHDL

JENOPTIK Optical Systems GmbH 

1. Febru­ar 2022 

01.02.2022 — 31.03.2022

- Auf­ga­be: Enwick­lung und Ver­fi­ka­ti­on eines Sequen­cer Moduls in VHDL für ein Xilinx FPGA gemäß der Spe­zi­fi­ka­ti­on. Veri­fi­ka­ti­on durch Simu­la­ti­on mit selbst ent­wi­ckel­ter Test­be­nch und durch Har­d­­wa­re-Tests beim Auftraggeber.

- Sys­tem: Win­dows 10
- Spra­che: VHDL

Jena-Optronik GmbH 

1. Juni 2022 

01.06.2022 – 31.08.2022

- Auf­ga­be: wei­te­re Funk­ti­ons­er­wei­te­rung des Nach­fol­ge­pro­jekts zum Laser Ima­ging Sen­sor FPGA. Geän­der­tes Reset Hand­ling für Set­Point FIFO, neue Kodie­rung der Laser Level, Anpas­sung Modul-Level Text­be­nch und RTL Simu­la­ti­on mit neu­en Refe­renz­da­ten. FPGA-Level Regres­­si­on-Simu­la­­ti­on alles Test­ca­ses. Rea­li­sie­rung in einem Micro­se­mi FPGA vom Typ ProASIC3 und RTAX und Veri­fi­ka­ti­on durch Simu­la­ti­on mit selbst ent­wi­ckel­ter Test­be­nch und durch Hardware-Tests.

- Sys­tem: Win­dows 10
- Spra­che: VHDL

Jena-Optronik GmbH 

1. Sep­tem­ber 2022 

01.09.2022 – 28.02.2023

- Auf­ga­be:  Umset­zung des FPGAs von ProASIC3 nach RTAX Tech­no­lo­gie. RTL-Regres­­si­on-Simu­la­­ti­on und Timing-Simu­la­­ti­on mit SDF-Files nach Place und Rou­te. Erstel­lung Veri­fi­ca­ti­on Report und FPGA Doku­men­ta­ti­on. Veri­fi­ka­ti­on durch durch Simu­la­ti­on mit selbst ent­wi­ckel­ter Test­be­nch und durch Hardware-Tests.

- Sys­tem: Win­dows 10
- Spra­che: VHDL

Hybrid Lidar Systems AG

1. April 2023 

01.04.2023 – 31.01.2024

- Auf­ga­be: FPGA-Ent­­wick­­lung für einen Xilinx FPGA Artix xc7a35tcsg324‑2 und einem xc7a50tfgg484‑1 für das Eval­board MimasA7 für das Pro­jekt LISSA Indus­­trie- Der FPGA wird hier­bei von einem exter­nen 32 Bit Micro­con­trol­ler kom­man­diert und steu­ert ein SPAD Array Sen­sor für LiDAR Anwen­dun­gen. Die FPGA Funk­ti­on wird über eine selbst erstell­te Test­be­nch durch funk­tio­na­le Simu­la­ti­on des VHDL Quell­codes veri­fi­ziert. Imple­men­tie­rung des FPGAs mit sta­ti­scher Timing­ana­ly­se erfolgt durch Viv­a­do Soft­ware von Xilin (AMD).

- Sys­tem: Win­dows 10
- Spra­che: VHDL