Infineon ATV MC Neubiberg (München)
1. März 201001.03.2010 — 28.02.2012
- Aufgabe: Unterstützung bei der Entwicklung von Testcases zur Verifikation und Charkterisierung der Mikrocontroller TC17xx und TC27xx. Durchführung von Simulationen (RTL- und Gate-level).
- System : Windows 7, Unix
- Sprache: VHDL, Verilog, C, SystemC
Infineon ATV MC Neubiberg (München)
5. März 201201.03.2012 — 30.09.2012
- Aufgabe: Unterstützung im Bereich Digital Design. Generierung einer VHDL Netzliste aus Cadence Allegro Design-Entry HDL und Anpassungen für eine Board-Simulation. Erstellung von Simulationsmodellen für die Board-Komponenten, Einbindung in bestehende SystemC-Testbench und Simulation vorhandener Testcases.
- System : Windows 7 + Unix
- Sprache: VHDL, Verilog, C, SystemC
MAZeT GmbH (Jena)
1. Januar 201302.01.2013 — 31.08.2013
- Aufgabe: Entwicklung eines FPGAs als Teil eines Laser Imaging Sensors. Realisierung in einem Microsemi FPGA vom Typ ProASIC3 und RTAX. Verifikation durch Simulation mit selbst entwickelter Testbench und durch Hardware-Tests. Finale Erprobung im Orbit an Bord des
ATV5 “Georges Lemaître”.
- System : Windows 7
- Sprache: VHDL
MAZeT GmbH (Jena)
2. September 201302.09.2013 — 31.12.2015
- Aufgabe: Entwicklung eines FPGAs zur Speicherung, Dekomprimierung und Ausgabe von Belichtungsdaten für eine Leiterplatten-Laser-Direktbelichtungsanlage. Die komprimierten Belichtungsdaten werden über eine 1 Gbit/s Ethernet-Schnittstelle geladen und in zwei 8 GByte großen DDR3-800 SODIMM Speichermodulen verwaltet. Die dekomprimierten Daten werden über drei XAUI-Schnittstellen mit 30 Gbit/s der nachfolgenden Belichtungsbaugruppe zugeführt. Der FPGA ist vom Typ Xilinx Artix XC7A200T. Verifikation durch Simulation mit selbst entwickelter Testbench und Erprobung am Prototyp.
- System : Windows 7
- Sprache: VHDL
MAZeT GmbH (Jena)
1. Januar 201602.01.2016 — 31.03.2016
- Aufgabe: Entwicklung einer Zusatzfunktion zum bytegenauen Schreiben von Daten über 1Gb-Ethernet in den 16 GB großen DDR3-SDRAM vom vorhergehenden Projekt bei der MAZeT GmbH.
Verifikation durch Simulation und Hardware-Test.
- System : Windows 7
- Sprache: VHDL
Chip Design Dresden
1. April 201601.04.2016 — 31.05.2016
- Aufgabe: Entwicklung und Integration eines Kommunikationsmoduls mit verschiedenen Blöcken, Implementierung eines Registersatzes, Erstellung und Integration des Moduls “Scan Profile Table” und FDIR in VHDL für einen FPGA von Microsemi (RTAX bzw. ProASIC3) für den Einsatz in einem Wettersatelliten.
- System : Windows 7
- Sprache: VHDL
Jena-Optronik GmbH
2. Mai 201623.05.2016 — 30.11.2016
- Aufgabe: Entwicklung des Nachfolgeprojekts zum Laser Imaging Sensor FPGA. Realisierung in einem Microsemi FPGA vom Typ ProASIC3 und RTAX. Verifikation durch Simulation mit selbst entwickelter Testbench und durch Hardware-Tests.
- System : Windows 7
- Sprache: VHDL
Jena-Optronik GmbH
28. November 201628.11.2016 — 31.01.2017
- Aufgabe: Anpassung Serial TM/TC Interface und Implementierung eines Interpolations- und Extrapolationsfilters in VHDL für einen FPGA von Microsemi (RTAX bzw. ProASIC3) für den Einsatz in einem Wettersatelliten.
- System : Windows 7
- Sprache: VHDL
Laser Imaging Systems GmbH (Jena)
15. Februar 201715.02.2017 — 30.11.2017
- Aufgabe: Erweiterung eines bestehenden FPGA-Designs um einen 3x3 Pixel zu 4 Bit Converters für 24 Decoder-Kanäle und Austausch der drei XAUI-Cores durch RXAUI-Cores zur Verdopplung der Übertragungsrate von 3,125 auf 6,25 GBit/s auf den Übertagungsleitungen. Der FPGA ist vom Typ Xilinx Artix XC7A200T. Verifikation durch Simulation mit selbst entwickelter Testbench und Erprobung am Prototyp.
- System : Windows 7
- Sprache: VHDL
Jena-Optronik GmbH
4. Dezember 201701.12.2017 — 28.02.2018
- Aufgabe: Erste Funktionserweiterung des Nachfolgeprojekts zum Laser Imaging Sensor FPGA. Realisierung in einem Microsemi FPGA vom Typ ProASIC3 und RTAX. Verifikation durch Simulation mit selbst entwickelter Testbench und durch Hardware-Tests.
- System : Windows 7
- Sprache: VHDL
Laser Imaging Systems GmbH (Jena)
1. März 201801.03.2018 — 30.05.2018
- Aufgabe: Einarbeitung in QSFP-Adapter Exposure Unit 5. VHDL-Entwicklung und Verifikation auf Blockebene für verschiedene Blöcke im Virtex6-FPGA auf der Exposure-Unit5 Baugruppe. Block: AOA_Channel_module mit AOA_pattern_generator.
- System : Windows 7
- Sprache: VHDL
Laser Imaging Systems GmbH (Jena)
25. Juni 201825.06.2018 — 17.08.2018
- Aufgabe: Hardware-Inbetriebnahme der PixelRAM5 Baugruppe mit Matrixpixel-Funktion. Testcase-Erstellung, Simulation und Implementierung der Änderungen und Verifikation am Testplatz. FPGA: Xilinx Artix‑7 XC7A200T‑1.
- System : Windows 7
- Sprache: VHDL
Jena-Optronik GmbH
20. August 201820.08.2018 — 28.02.2019
- Aufgabe: Zweite Funktionserweiterung des Nachfolgeprojekts zum Laser Imaging Sensor FPGA. Realisierung in einem Microsemi FPGA vom Typ ProASIC3 und RTAX. Verifikation durch Simulation mit selbst entwickelter Testbench und durch Hardware-Tests.
- System : Windows 7
- Sprache: VHDL
Laser Imaging Systems GmbH (Jena)
9. Oktober 201809.06.2018 — 09.11.2018
- Aufgabe: VHDL-Entwicklung des Blocks RL_Pattern_Decoder mit Prozessorinterface, Busadapter, Linebuffer, RL-Decoder und Serializer mit Matrix-Pixel-Ausgang für Xilinx-FPGAs der Typen Virtex‑6 240T‑2 und Kintex‑7 160T‑1. Entwicklung einer Block-Testbench und Testcases zur funktionellen Verifikation in VHDL.
- System : Windows 7
- Sprache: VHDL
Hybrid Lidar System AG
4. Februar 201902/2019 – 04/2020:
- Aufgabe: Voruntersuchung zur Entwicklung eines Time to Digital Converters (TDC) als Implementierung in einem FPGA für eine Lidar-Applikation mit 100 Kanälen. Auswahl eines geeigneten FPGAs bzw.
FPGA-Moduls und die Erreichung einer zeitlichen Auflösung von 200 ps für insgesamt 100 Messkanäle für eine Lidar-Applikation mit dem Sensor PAN-400100A-AI_QFN von ON Semiconductor in einer FPGA Implementierung.
- System: Windoes 10
- Sprache: VHDL
Jena-Optronik GmbH
8. Juli 201907/2019 – 01/2020
- Aufgabe: Dritte Funktionserweiterung des Nachfolgeprojekts zum Laser Imaging Sensor FPGA. Realisierung in einem Microsemi FPGA vom Typ ProASIC3 und RTAX. Verifikation durch Simulation mit selbst entwickelter Testbench und durch Hardware-Tests.
- System: Windows 7
- Sprache: VHDL
Jena-Optronik GmbH
4. Dezember 201904.12.2019 — 31.01.2020
- Aufgabe: Weitere Funktionserweiterung des Nachfolgeprojekts zum Laser Imaging Sensor FPGA. Realisierung in einem Microsemi FPGA vom Typ ProASIC3 und RTAX. Verifikation durch Simulation mit selbst entwickelter Testbench und durch Hardware-Tests.
- System: Windows 10
- Sprache: VHDL
Jena-Optronik GmbH
16. April 202016.04.2020 — 29.05–2020
- Aufgabe: Weitere Funktionserweiterung des Nachfolgeprojekts zum Laser Imaging Sensor FPGA. Realisierung in einem Microsemi FPGA vom Typ ProASIC3 und RTAX. Verifikation durch Simulation mit selbst entwickelter Testbench und durch Hardware-Tests.
- System: Windows 10
- Sprache: VHDL
Jena-Optronik GmbH
12. Mai 202012.05.2020 — 30.09.2020
- Aufgabe: Weitere Funktionserweiterung des Nachfolgeprojekts zum Laser Imaging Sensor FPGA. Realisierung in einem Microsemi FPGA vom Typ ProASIC3 und RTAX. Verifikation durch Simulation mit selbst entwickelter Testbench und durch Hardware-Tests.
- System: Windows 10
- Sprache: VHDL
Jena-Optronik GmbH
25. September 202025.09.2020 — 31.01.2021
- Aufgabe: Weitere Funktionserweiterung des Nachfolgeprojekts zum Laser Imaging Sensor FPGA. Realisierung in einem Microsemi FPGA vom Typ ProASIC3 und RTAX. Verifikation durch Simulation mit selbst entwickelter Testbench und durch Hardware-Tests.
- System: Windows 10
- Sprache: VHDL
Jena-Optronik GmbH
1. März 202101.03.2021 — 31.12.2021
- Aufgabe: Weitere Funktionserweiterung des Nachfolgeprojekts zum Laser Imaging Sensor FPGA. Realisierung in einem Microsemi FPGA vom Typ ProASIC3 und RTAX. Verifikation durch Simulation mit selbst entwickelter Testbench und durch Hardware-Tests.
- System: Windows 10
- Sprache: VHDL
Jena-Optronik GmbH
1. Januar 202201.01.2022 — 31.05.2022
- Aufgabe: Weitere Funktionserweiterung des Nachfolgeprojekts zum Laser Imaging Sensor FPGA. Realisierung in einem Microsemi FPGA vom Typ ProASIC3 und RTAX.(Implementierung eines neuen SpaceWire Pakets mit ID 0x05.) Verifikation durch Simulation mit selbst entwickelter Testbench und durch Hardware-Tests.
- System: Windows 10
- Sprache: VHDL
JENOPTIK Optical Systems GmbH
1. Februar 202201.02.2022 — 31.03.2022
- Aufgabe: Enwicklung und Verfikation eines Sequencer Moduls in VHDL für ein Xilinx FPGA gemäß der Spezifikation. Verifikation durch Simulation mit selbst entwickelter Testbench und durch Hardware-Tests beim Auftraggeber.
- System: Windows 10
- Sprache: VHDL
Jena-Optronik GmbH
1. Juni 202201.06.2022 – 31.08.2022
- Aufgabe: weitere Funktionserweiterung des Nachfolgeprojekts zum Laser Imaging Sensor FPGA. Geändertes Reset Handling für SetPoint FIFO, neue Kodierung der Laser Level, Anpassung Modul-Level Textbench und RTL Simulation mit neuen Referenzdaten. FPGA-Level Regression-Simulation alles Testcases. Realisierung in einem Microsemi FPGA vom Typ ProASIC3 und RTAX und Verifikation durch Simulation mit selbst entwickelter Testbench und durch Hardware-Tests.
- System: Windows 10
- Sprache: VHDL
Jena-Optronik GmbH
1. September 202201.09.2022 – 28.02.2023
- Aufgabe: Umsetzung des FPGAs von ProASIC3 nach RTAX Technologie. RTL-Regression-Simulation und Timing-Simulation mit SDF-Files nach Place und Route. Erstellung Verification Report und FPGA Dokumentation. Verifikation durch durch Simulation mit selbst entwickelter Testbench und durch Hardware-Tests.
- System: Windows 10
- Sprache: VHDL
Hybrid Lidar Systems AG
1. April 202301.04.2023 – 31.01.2024
- Aufgabe: FPGA-Entwicklung für einen Xilinx FPGA Artix xc7a35tcsg324‑2 und einem xc7a50tfgg484‑1 für das Evalboard MimasA7 für das Projekt LISSA Industrie- Der FPGA wird hierbei von einem externen 32 Bit Microcontroller kommandiert und steuert ein SPAD Array Sensor für LiDAR Anwendungen. Die FPGA Funktion wird über eine selbst erstellte Testbench durch funktionale Simulation des VHDL Quellcodes verifiziert. Implementierung des FPGAs mit statischer Timinganalyse erfolgt durch Vivado Software von Xilin (AMD).
- System: Windows 10
- Sprache: VHDL