19. Mai 2017

1987 bis 2010

Mikroelektronik Erfurt 

1. Juli 1987 
01.07.1987 — 31.08.1990

- Auf­ga­be: ASIC-Design mit Lay­outerstel­­lung, Swit­ch­­le­­vel- und Spi­ce-Simu­la­­ti­on sowie Tech­­no­­­lo­­gie-Umset­­zu­n­­gen von NMOS auf CMOS. (Zilog Z80 CTC, PIO nach U857U855)

- System: VAX/VMS

Siemens Nixdorf München 

1. Sep­tem­ber 1990 
01.09.1990 — 30.04.1991

- Auf­ga­be: Erstel­lung von Model­len für ELAN‑, Zycad- und Valid- Biblio­the­ken und Verifika­tion der Model­le durch Simulation.

- Sys­tem : Unix WS30, Apol­lo
- Spra­che: ELAN, Zycad, Valid

Siemens Nixdorf München 

1. Mai 1991 
01.05.1991 — 30.09.1992

- Auf­ga­be: Spei­cher­er­wei­te­rung von 4 auf 16 MB für DUP‑S Rech­ner, inklu­si­ve der Entwick­lung einer neu­en Speicherbau­gruppe und Anpas­sung der Spei­­­cher­steu­er­ungs-Bau­­grup­­pen un­ter Berück­sich­tigung von DMA-Peri­­­pher­i­en mit einge­schränktem Adressier­ungs­umfang (< 4 MB) sowie Erpro­bung im System.

- Sys­tem : BS2000

Siemens Nixdorf München 

1. Okto­ber 1992 
01.10.1992 — 31.12.1992

- Auf­ga­be: Erstel­lung von BSDL-Model­­len (Boun­da­ry Scan Descrip­tion Lan­guage) für ver­schien­de­ne ICs.

- Sys­tem : Unix Sun Solaris
- Spra­che: BSDL

Siemens Nixdorf München 

1. Janu­ar 1993 
01.01.1993 — 31.07.1993

- Auf­ga­be: Tech­­no­­lo­­gie-Umset­­z­ung von ca. 30 PALs/GALs in einen ASIC.

- Sys­tem : Unix Sun Solaris
- Spra­che: ABEL, LogIC

Siemens Regensburg 

1. August 1993 
01.08.1993 — 30.11.1993

- Auf­ga­be: Ent­wick­lung einer induk­ti­ven Anten­ne für eine PKW Weg­fahr­sper­re für Zünd­schlös­ser ver­schie­de­ner PKW-Hersteller.

Siemens Nixdorf München 

1. Janu­ar 1994 
01.01.1994 — 31.05.1994

- Auf­ga­be: Tech­­no­­lo­­gie-Umset­­z­ung eines ASICs von Sie­mens HL nach Plessey.

- Sys­tem : Unix Sun Solaris

AMSG Starnberg 

1. Juni 1994 
01.06.1994 — 30.04.1995

- Auf­ga­be: Mit­ar­beit an verschie­denen Pro­dukt­in­no­va­tio­nen. Veri­fikation von Point­tools auf spe­zielle Anwendungseigenschaften.

Siemens Nixdorf München 

1. Mai 1995 
01.05.1995 — 30.04.1996

- Auf­ga­be: Imple­men­tie­rung neu­er Funk­tio­nen in einen vorhanden­en ASIC eines Unix-Com­­pu­­ters und Eva­lu­ie­rung der funk­tio­nel­len Eigen­schaf­ten mit einem FPGA (Lucent Orca).

- Sys­tem : Unix Sun Solaris
- Spra­che: VHDL

Siemens ICN München 

1. Mai 1996 
01.05.1996 — 30.11.1996

- Auf­ga­be: Ent­wick­lung, Integra­tion und Veri­fi­ka­ti­on eines 1‑Ka­nal-HDLC-Con­­trol­­lers für einen Tele­kom­mu­ni­ka­ti­ons­chip (Her­stel­ler: LSI Logic).

- Sys­tem : Unix Sun Solaris
- Spra­che: VHDL

Siemens ICN München 

1. Janu­ar 1997 
01.01.1997 — 31.10.1997

- Auf­ga­be: Ent­wick­lung, Integra­tion und Veri­fi­ka­ti­on eines 64-Kanal-HDLC-Con­­trol­­lers für einen Telekommunikationschip.
(Her­stel­ler: LSI Logic)

- Sys­tem : Unix Sun Solaris
- Spra­che: VHDL

Infineon München 

1. Novem­ber 1997 
01.11.1997 — 31.12.1998

- Auf­ga­be: Ent­wick­lung, Inte­gration und Veri­fikation eines 256-Kanal-DMA-Blocks für einen Telekommunikationschip.

- Sys­tem : Unix Sun Solaris
- Spra­che: VHDL

Infineon München 

1. Janu­ar 1999 
01.01.1999 — 31.08.1999

- Auf­ga­be: Inte­gra­ti­on und Veri­fikation eines Mehr­­ka­nal-DMA-Blocks für den Netzwerk­prozessor “HARRIER”.

- Sys­tem : Unix Sun Solaris
- Spra­che: VHDL

Infineon Düsseldorf 

1. Sep­tem­ber 1999 
01.09.1999 — 31.01.2000

- Auf­ga­be: Inte­gra­ti­on und Veri­fikation eines Mehr­­ka­nal-DMA-Blocks für den Netzwerk­prozessor “IBC32”.

- Sys­tem : Unix Sun Solaris
- Spra­che: VHDL

Infineon Düsseldorf 

1. Febru­ar 2000 
01.02.2000 — 31.07.2000

- Auf­ga­be: Ent­wick­lung, Integra­tion und Veri­fi­ka­ti­on des Uto­pia Inter­faces ATM Level 2 für einen Netzwerkprozessor.

- Sys­tem : Unix Sun Solaris
- Spra­che: VHDL

Infineon München 

1. August 2000 
01.08.2000 — 30.09.2000

- Auf­ga­be: Inte­gra­ti­on und Veri­fikation eines USB-Blocks in einem Mobi­­le­­pho­­ne-Chip mit Embedded 32 Bit Pro­zes­sor (Tri­Co­re).

- Sys­tem : Unix Sun Solaris
- Spra­che: VHDL

MTU Aero Engines GmbH München 

1. Okto­ber 2001 
01.10.2001 — 31.08.2002

- Auf­ga­be: Spe­zi­fi­ka­ti­on und Ent­wick­lung von zwei FPGAs (Xilinx Vir­tex II) zur Rea­li­sie­rung spe­zi­el­ler Acti­­ve-Noi­­se-Con­­trol-Al­­­go­ri­th­­men als Co-Pro­­zes­­sor zu einem DSP.

- Sys­tem : Win­dows 2000
- Spra­che: VHDL

EADS Ulm 

1. Sep­tem­ber 2002 
01.09.2002 — 31.12.2003

- Auf­ga­be: Ent­wick­lung von 3 FPGAs (Xilinx Vir­tex II pro) für Radar-Anwen­­dun­­gen mit PCI- und I²C-Inter­­face und AMBA-AHB Bus Master/Slave (ARM-CPU kompa­tibel) und Dwell-Sequencer.

- Sys­tem : Unix Sun Solaris
- Spra­che: VHDL

Infineon Dresden 

1. Janu­ar 2004 
01.01.2004 — 30.06.2004

- Auf­ga­be: Assemblerprogram­mierung eines spe­zi­el­len Embed­ded 8‑Bit Mikro-Con­­trol­­lers in einem 1 GBit NAND-Flash Speicher-IC.

- Sys­tem : Unix Sun Solaris
- Spra­che: Assembler

Ingenieurbüro Anetseder & Partner Starnberg 

1. Juli 2004 
01.07.2004 — 31.12.2004

- Auf­ga­be: Ent­wick­lung eines 8/16 Bit Mikro­con­trol­lers als IP für den Ein­satz in FPGAs oder ASICs zur Steue­rung inter­ner Abläu­fe. Ent­wick­lung eines ef­fizienten Befehls­sat­zes und eines Cross-Asse­m­­b­lers in Perl, lauf­fähig unter Win­dows 2000/XPpro und der syn­the­se­fä­hi­gen Hard­warebeschreibung ein­schließ­lich der zuge­hö­ri­gen Test­be­nch und Dokumentation.

- Sys­tem : Win­dows 2000, XP pro
- Spra­che: Perl, Assembler

Rohde & Schwarz München 

1. Janu­ar 2005 
01.01.2005 — 31.12.2005

- Auf­ga­be: Ent­wick­lung eines embedded Mikro­­pro­­zes­­sor-Sys­­­tems (PowerPC 405 Core im Xilinx-FPGA XC2VP20) als VHDL- Design für den FPGA eines Radio-Con­­trol­­lers, sowie Erstel­lung der Testbench/Testcases/Stimuli für die Simulation/Verifikation der funk­tionellen Eigen­schaf­ten des FPGAs. Erwei­te­rung des Xilinx UART­Li­te Peri­pherals auf varia­ble Baudraten.

- Sys­tem : Win­dows XP
- Spra­che: VHDL, C

Rohde & Schwarz München 

1. Janu­ar 2006 
01.01.2006 — 28.02.2006

- Auf­ga­be: Ent­wick­lung eines 32 Bit HPI Inter­faces zur Ver­bin­dung eines embedded PowerPC 405 Cores zu einem TI DSP TMS 320C6416T via Onchip Peri­phe­ral Bus sowie Erstel­lung der Test­bench/Testcases/Stimuli für die Simulation/Verifikation der funk­tionellen Eigen­schaf­ten des Inter­faces und Test mit rea­ler Hard­ware (Xilinx Eval-Board ML403 mit Vir­tex 4 FX12 und eines Texas Instru­ments Eval-Board TI TMS­320C6416T DSK.

- Sys­tem : Win­dows XP
- Spra­che: VHDL, C

Rohde & Schwarz München 

1. März 2006 
01.03.2006 — 31.08.2006

- Auf­ga­be: Board-Lay­out-Simu­la­­­ti­on und Schal­tungs­op­ti­mie­rung zum Errei­chen einer hohen Sig­nalintegrität. Erweiter­ung des Xilinx SDRAM Con­trol­lers um einen Power Down Mode mit Self-refresh. Ent­wick­lung einer Takt­umschaltung für einen Xilinx-FPGA (XC2VP20) für ein PowerPC 405 Sys­tem von 0, 50, 75 und 150 MHz.

- Sys­tem : Win­dows XP
- Spra­che: VHDL, C

Rohde & Schwarz München 

1. Sep­tem­ber 2006 
01.09.2006 — 30.11.2006

- Auf­ga­be: Ent­wick­lung und Veri­fikation der Funk­ti­ons­blö­cke CHANNEL_COMBINER und SSI­_CNTRL des digi­ta­len Triggersys­tems im RTC ASIC in VHDL. Dazu gehö­ren: Das Schrei­ben der Imple­­men­­tie­rungs-Spe­­zi­­fi­­ka­­ti­on, Imple­men­tie­rung der Funktions­blöcke in VHDL, Logik-Syn­­­the­­se der Funk­ti­ons­blö­cke mit dem Syn­op­sys Design Com­pi­ler, Sta­tische Timing Ana­ly­se mit Prime Time von Syn­op­sys, Ent­wick­lung einer Test­be­nch zur Veri­fi­ka­ti­on der Funk­ti­ons­blö­cke in VHDL, Erstel­len der Test¬vektoren (Sti­muli) nach vor­ge­ge­be­nen Test­cases, Simu­la­ti­on der Funktions­blöcke mit Model­sim und Doku­mentation der Spec. kon­for­men Arbeitsweise.

- Sys­tem : Win­dows XP
- Spra­che: VHDL

Secunet Dresden 

1. Dezem­ber 2006 
01.12.2006 — 30.04.2008

- Auf­ga­be: Ent­wick­lung und Veri­fikation eines Ether­net Defrag­menters für IPv4 Pake­te in VHDL für 10/100 MBit. Veri­fi­ka­ti­on durch Simu­la­ti­on mit Model­sim und Imple­men­tie­rung des Designs in einen Actel FPGA vom Typ Pro­A­­SIC3-1000. Test der Funk­tions­weise in rea­ler Hard­ware und Doku­men­ta­ti­on des Designs ein­schließlich der Testbench.

- Sys­tem : Win­dows XP
- Spra­che: VHDL

Signalion Dresden 

1. Mai 2008 
01.05.2008 — 31.10.2008

- Auf­ga­be: Ent­wick­lung und Veri­fikation der Sub­blö­cke CRC Attach­ment, Code Block Seg­men­tation, Rate Matching, PUSCH Enco­der CQI and RACH (Ran­dom Access Chan­nel) in VHDL für den Uplink Enco­der des UMTS-Nach­­­fol­­gers LTE. Veri­fi­ka­ti­on durch Simu­la­ti­on mit Model­sim und Im­plementierung des Designs in ei­nen Xilinx FPGA vom Typ Virtex4 LX160. Test der Funk­tionsweise in rea­ler Hard­ware und Dokumen­tation des Designs ein­schließlich der Testbench.

- Sys­tem : Win­dows XP
- Spra­che: VHDL

Eigene Produktentwicklung 

1. Novem­ber 2008 
01.11.2008 — 28.02.2009

- Auf­ga­be: Ent­wick­lung von Strom­laufplänen und PCB-Lay­out-Ent­flech­­tung eines Weichende­coders und eines Rückmelde­systems mit S88‑N Bus für digi­ta­le Modell­ei­sen­bah­nen nach dem DCC-Pro­­to­­koll. Pro­gram­mie­rung der ein­ge­setz­ten Micro­con­trol­ler Atmel AT-Mega bzw. ATTi­ny in Assembler.

- Sys­tem : Win­dows XP
- Spra­che: Assembler

EADS Ulm 

1. März 2009 
01.03.2009 — 30.09.2009

- Auf­ga­be: Ent­wick­lung und Veri­fikation eines uni­ver­sel­len Test­speichers als Intel­li­gent Pro­per­ty (IP) für einen Xilinx-FPGA und der zuge­hö­ri­gen Test­be­nch in VHDL. Veri­fi­ka­ti­on durch Si­mulation mit Model­sim. Ent­wick­lung und Veri­fikation eines Signalverarbei­tungs­blocks, beste­hend aus Signal­speicher, Down­converter und zwei Poly­­­pha­­sen-Dezi­­ma­­ti­ons­­fil­­ter, für einen Xilinx-FPGA in VHDL für eine Radar­an­wen­dung. Anpas­sung der zuge­hörigen Test­be­nch und Verifi­kation durch Simu­la­ti­on mit Model­sim und Imple­men­tie­rung des Designs in einem Xilinx FPGA vom Typ Virtex5 SXT95. Test der Funk­ti­ons­wei­se in rea­ler Hard­ware und Doku­men­ta­ti­on des Designs ein­schließ­lich der Testbench.

- Sys­tem : Win­dows XP
- Spra­che: VHDL

Signalion Dresden 

1. Novem­ber 2009 
01.11.2009 — 28.02.2010

- Auf­ga­be: Anpas­sung des Sub­blocks RACH (Ran­dom Access Chan­nel) für den Uplink Enco­der des UMTS-Nach­­fol­­gers LTE an eine geän­der­te inter­ne Bus­struktur. Veri­fi­ka­ti­on durch Simu­lation mit Model­sim und Im­plementierung des Designs in einen Xilinx FPGA vom Typ Virtex4 LX160. Test der Funk­tionsweise durch Simu­la­ti­on und auto­ma­ti­schen Ver­gleich mit von Mat­lab gene­rier­ten Referenz­daten. Doku­men­ta­ti­on des De­signs ein­schließ­lich der Testbench.

- Sys­tem : Win­dows XP
- Spra­che: VHDL