Mikroelektronik Erfurt
1. Juli 198701.07.1987 — 31.08.1990
- Aufgabe: ASIC-Design mit Layouterstellung, Switchlevel- und Spice-Simulation sowie Technologie-Umsetzungen von NMOS auf CMOS. (Zilog Z80 CTC, PIO nach U857, U855)
- System: VAX/VMS
Siemens Nixdorf München
1. September 199001.09.1990 — 30.04.1991
- Aufgabe: Erstellung von Modellen für ELAN‑, Zycad- und Valid- Bibliotheken und Verifikation der Modelle durch Simulation.
- System : Unix WS30, Apollo
- Sprache: ELAN, Zycad, Valid
Siemens Nixdorf München
1. Mai 199101.05.1991 — 30.09.1992
- Aufgabe: Speichererweiterung von 4 auf 16 MB für DUP‑S Rechner, inklusive der Entwicklung einer neuen Speicherbaugruppe und Anpassung der Speichersteuerungs-Baugruppen unter Berücksichtigung von DMA-Peripherien mit eingeschränktem Adressierungsumfang (< 4 MB) sowie Erprobung im System.
- System : BS2000
Siemens Nixdorf München
1. Oktober 199201.10.1992 — 31.12.1992
- Aufgabe: Erstellung von BSDL-Modellen (Boundary Scan Description Language) für verschiendene ICs.
- System : Unix Sun Solaris
- Sprache: BSDL
Siemens Nixdorf München
1. Januar 199301.01.1993 — 31.07.1993
- Aufgabe: Technologie-Umsetzung von ca. 30 PALs/GALs in einen ASIC.
- System : Unix Sun Solaris
- Sprache: ABEL, LogIC
Siemens Regensburg
1. August 199301.08.1993 — 30.11.1993
- Aufgabe: Entwicklung einer induktiven Antenne für eine PKW Wegfahrsperre für Zündschlösser verschiedener PKW-Hersteller.
Siemens Nixdorf München
1. Januar 199401.01.1994 — 31.05.1994
- Aufgabe: Technologie-Umsetzung eines ASICs von Siemens HL nach Plessey.
- System : Unix Sun Solaris
AMSG Starnberg
1. Juni 199401.06.1994 — 30.04.1995
- Aufgabe: Mitarbeit an verschiedenen Produktinnovationen. Verifikation von Pointtools auf spezielle Anwendungseigenschaften.
Siemens Nixdorf München
1. Mai 199501.05.1995 — 30.04.1996
- Aufgabe: Implementierung neuer Funktionen in einen vorhandenen ASIC eines Unix-Computers und Evaluierung der funktionellen Eigenschaften mit einem FPGA (Lucent Orca).
- System : Unix Sun Solaris
- Sprache: VHDL
Siemens ICN München
1. Mai 199601.05.1996 — 30.11.1996
- Aufgabe: Entwicklung, Integration und Verifikation eines 1‑Kanal-HDLC-Controllers für einen Telekommunikationschip (Hersteller: LSI Logic).
- System : Unix Sun Solaris
- Sprache: VHDL
Siemens ICN München
1. Januar 199701.01.1997 — 31.10.1997
- Aufgabe: Entwicklung, Integration und Verifikation eines 64-Kanal-HDLC-Controllers für einen Telekommunikationschip.
(Hersteller: LSI Logic)
- System : Unix Sun Solaris
- Sprache: VHDL
Infineon München
1. November 199701.11.1997 — 31.12.1998
- Aufgabe: Entwicklung, Integration und Verifikation eines 256-Kanal-DMA-Blocks für einen Telekommunikationschip.
- System : Unix Sun Solaris
- Sprache: VHDL
Infineon München
1. Januar 199901.01.1999 — 31.08.1999
- Aufgabe: Integration und Verifikation eines Mehrkanal-DMA-Blocks für den Netzwerkprozessor “HARRIER”.
- System : Unix Sun Solaris
- Sprache: VHDL
Infineon Düsseldorf
1. September 199901.09.1999 — 31.01.2000
- Aufgabe: Integration und Verifikation eines Mehrkanal-DMA-Blocks für den Netzwerkprozessor “IBC32”.
- System : Unix Sun Solaris
- Sprache: VHDL
Infineon Düsseldorf
1. Februar 200001.02.2000 — 31.07.2000
- Aufgabe: Entwicklung, Integration und Verifikation des Utopia Interfaces ATM Level 2 für einen Netzwerkprozessor.
- System : Unix Sun Solaris
- Sprache: VHDL
Infineon München
1. August 200001.08.2000 — 30.09.2000
- Aufgabe: Integration und Verifikation eines USB-Blocks in einem Mobilephone-Chip mit Embedded 32 Bit Prozessor (TriCore).
- System : Unix Sun Solaris
- Sprache: VHDL
MTU Aero Engines GmbH München
1. Oktober 200101.10.2001 — 31.08.2002
- Aufgabe: Spezifikation und Entwicklung von zwei FPGAs (Xilinx Virtex II) zur Realisierung spezieller Active-Noise-Control-Algorithmen als Co-Prozessor zu einem DSP.
- System : Windows 2000
- Sprache: VHDL
EADS Ulm
1. September 200201.09.2002 — 31.12.2003
- Aufgabe: Entwicklung von 3 FPGAs (Xilinx Virtex II pro) für Radar-Anwendungen mit PCI- und I²C-Interface und AMBA-AHB Bus Master/Slave (ARM-CPU kompatibel) und Dwell-Sequencer.
- System : Unix Sun Solaris
- Sprache: VHDL
Infineon Dresden
1. Januar 200401.01.2004 — 30.06.2004
- Aufgabe: Assemblerprogrammierung eines speziellen Embedded 8‑Bit Mikro-Controllers in einem 1 GBit NAND-Flash Speicher-IC.
- System : Unix Sun Solaris
- Sprache: Assembler
Ingenieurbüro Anetseder & Partner Starnberg
1. Juli 200401.07.2004 — 31.12.2004
- Aufgabe: Entwicklung eines 8/16 Bit Mikrocontrollers als IP für den Einsatz in FPGAs oder ASICs zur Steuerung interner Abläufe. Entwicklung eines effizienten Befehlssatzes und eines Cross-Assemblers in Perl, lauffähig unter Windows 2000/XPpro und der synthesefähigen Hardwarebeschreibung einschließlich der zugehörigen Testbench und Dokumentation.
- System : Windows 2000, XP pro
- Sprache: Perl, Assembler
Rohde & Schwarz München
1. Januar 200501.01.2005 — 31.12.2005
- Aufgabe: Entwicklung eines embedded Mikroprozessor-Systems (PowerPC 405 Core im Xilinx-FPGA XC2VP20) als VHDL- Design für den FPGA eines Radio-Controllers, sowie Erstellung der Testbench/Testcases/Stimuli für die Simulation/Verifikation der funktionellen Eigenschaften des FPGAs. Erweiterung des Xilinx UARTLite Peripherals auf variable Baudraten.
- System : Windows XP
- Sprache: VHDL, C
Rohde & Schwarz München
1. Januar 200601.01.2006 — 28.02.2006
- Aufgabe: Entwicklung eines 32 Bit HPI Interfaces zur Verbindung eines embedded PowerPC 405 Cores zu einem TI DSP TMS 320C6416T via Onchip Peripheral Bus sowie Erstellung der Testbench/Testcases/Stimuli für die Simulation/Verifikation der funktionellen Eigenschaften des Interfaces und Test mit realer Hardware (Xilinx Eval-Board ML403 mit Virtex 4 FX12 und eines Texas Instruments Eval-Board TI TMS320C6416T DSK.
- System : Windows XP
- Sprache: VHDL, C
Rohde & Schwarz München
1. März 200601.03.2006 — 31.08.2006
- Aufgabe: Board-Layout-Simulation und Schaltungsoptimierung zum Erreichen einer hohen Signalintegrität. Erweiterung des Xilinx SDRAM Controllers um einen Power Down Mode mit Self-refresh. Entwicklung einer Taktumschaltung für einen Xilinx-FPGA (XC2VP20) für ein PowerPC 405 System von 0, 50, 75 und 150 MHz.
- System : Windows XP
- Sprache: VHDL, C
Rohde & Schwarz München
1. September 200601.09.2006 — 30.11.2006
- Aufgabe: Entwicklung und Verifikation der Funktionsblöcke CHANNEL_COMBINER und SSI_CNTRL des digitalen Triggersystems im RTC ASIC in VHDL. Dazu gehören: Das Schreiben der Implementierungs-Spezifikation, Implementierung der Funktionsblöcke in VHDL, Logik-Synthese der Funktionsblöcke mit dem Synopsys Design Compiler, Statische Timing Analyse mit Prime Time von Synopsys, Entwicklung einer Testbench zur Verifikation der Funktionsblöcke in VHDL, Erstellen der Test¬vektoren (Stimuli) nach vorgegebenen Testcases, Simulation der Funktionsblöcke mit Modelsim und Dokumentation der Spec. konformen Arbeitsweise.
- System : Windows XP
- Sprache: VHDL
Secunet Dresden
1. Dezember 200601.12.2006 — 30.04.2008
- Aufgabe: Entwicklung und Verifikation eines Ethernet Defragmenters für IPv4 Pakete in VHDL für 10/100 MBit. Verifikation durch Simulation mit Modelsim und Implementierung des Designs in einen Actel FPGA vom Typ ProASIC3-1000. Test der Funktionsweise in realer Hardware und Dokumentation des Designs einschließlich der Testbench.
- System : Windows XP
- Sprache: VHDL
Signalion Dresden
1. Mai 200801.05.2008 — 31.10.2008
- Aufgabe: Entwicklung und Verifikation der Subblöcke CRC Attachment, Code Block Segmentation, Rate Matching, PUSCH Encoder CQI and RACH (Random Access Channel) in VHDL für den Uplink Encoder des UMTS-Nachfolgers LTE. Verifikation durch Simulation mit Modelsim und Implementierung des Designs in einen Xilinx FPGA vom Typ Virtex4 LX160. Test der Funktionsweise in realer Hardware und Dokumentation des Designs einschließlich der Testbench.
- System : Windows XP
- Sprache: VHDL
Eigene Produktentwicklung
1. November 200801.11.2008 — 28.02.2009
- Aufgabe: Entwicklung von Stromlaufplänen und PCB-Layout-Entflechtung eines Weichendecoders und eines Rückmeldesystems mit S88‑N Bus für digitale Modelleisenbahnen nach dem DCC-Protokoll. Programmierung der eingesetzten Microcontroller Atmel AT-Mega bzw. ATTiny in Assembler.
- System : Windows XP
- Sprache: Assembler
EADS Ulm
1. März 200901.03.2009 — 30.09.2009
- Aufgabe: Entwicklung und Verifikation eines universellen Testspeichers als Intelligent Property (IP) für einen Xilinx-FPGA und der zugehörigen Testbench in VHDL. Verifikation durch Simulation mit Modelsim. Entwicklung und Verifikation eines Signalverarbeitungsblocks, bestehend aus Signalspeicher, Downconverter und zwei Polyphasen-Dezimationsfilter, für einen Xilinx-FPGA in VHDL für eine Radaranwendung. Anpassung der zugehörigen Testbench und Verifikation durch Simulation mit Modelsim und Implementierung des Designs in einem Xilinx FPGA vom Typ Virtex5 SXT95. Test der Funktionsweise in realer Hardware und Dokumentation des Designs einschließlich der Testbench.
- System : Windows XP
- Sprache: VHDL
Signalion Dresden
1. November 200901.11.2009 — 28.02.2010
- Aufgabe: Anpassung des Subblocks RACH (Random Access Channel) für den Uplink Encoder des UMTS-Nachfolgers LTE an eine geänderte interne Busstruktur. Verifikation durch Simulation mit Modelsim und Implementierung des Designs in einen Xilinx FPGA vom Typ Virtex4 LX160. Test der Funktionsweise durch Simulation und automatischen Vergleich mit von Matlab generierten Referenzdaten. Dokumentation des Designs einschließlich der Testbench.
- System : Windows XP
- Sprache: VHDL